國(guó)巨智能科技-伺服驅(qū)動(dòng)電機(jī)-伺服驅(qū)動(dòng)

設(shè)備在現(xiàn)場(chǎng)的操作、運(yùn)行與調(diào)試過(guò)程豈不是就變得簡(jiǎn)單了么？

從上面的討論不難看出，當(dāng)下用戶(hù)所需要的伺服驅(qū)動(dòng)，應(yīng)該已經(jīng)不僅僅是一款高配置的硬件產(chǎn)品了，它還需要能夠基于其內(nèi)部集成的驅(qū)控算法和外部配套的應(yīng)用軟件，伺服驅(qū)動(dòng)技術(shù)，幫助用戶(hù)快速解決自動(dòng)化設(shè)備在運(yùn)控應(yīng)用中可能遇到的各種實(shí)際問(wèn)題。例如：安裝，調(diào)試，參數(shù)的配置、整定和優(yōu)化...等等。

這樣，伺服驅(qū)動(dòng)，設(shè)備用戶(hù)將因其在產(chǎn)品應(yīng)用層面各種操作流程的簡(jiǎn)化，而逐漸從繁重的體力消耗中解脫出來(lái)，并把有限的注意力集中投入到改進(jìn)設(shè)備功能與提升工藝...等更有意義的工作中去。

這其實(shí)就是伺服技術(shù)智能化的某種體現(xiàn)吧。

控制器fpga的軟件設(shè)計(jì)

fpga與dsp并行總線通訊模塊用于fpga與dsp之間的并行總線數(shù)據(jù)交換，其中包含兩段獨(dú)立的地址空間，一個(gè)空間用于dsp讀fpga-通道，另一個(gè)空間用于dsp向fpga寫(xiě)數(shù)據(jù)通道。程序使用altera提供的雙口ram的ip核。

fpga與dsp并行總線通訊模塊主時(shí)鐘clk的頻率應(yīng)是dsp總線讀寫(xiě)頻率的4倍以上，一般選取120m，伺服驅(qū)動(dòng)器維修，這個(gè)時(shí)鐘由fpga內(nèi)部的pll鎖相環(huán)生成。由于dsp的地址總線一般為16位以上，addr_dsp連接dsp地址總線的低位。rd_dsp連接dsp讀使能，wr_dsp連接dsp寫(xiě)使能，如果有片選信號(hào)，dsp讀寫(xiě)使能信號(hào)需要與片選信號(hào)取或后再與wr_dsp和rd_dsp連接。